JEDEC发布了LPDDR6标准，该标准实现了芯片位宽从16bit提升至24bit的重大突破，带宽大幅提升，这一更新将显著提高数据传输速度和处理能力，为移动设备带来更快的响应速度和更高的性能表现，此举有望推动移动计算技术的进一步发展，为用户带来更加流畅、高效的移动体验。
JEDEC固态技术协会公布了最新的LPDDR6标准JESD209-6，旨在显著提升内存速度和效率，适用于包括移动设备和人工智能在内的多种应用。JEDEC表示新的LPDDR6标准代表了内存技术的重大进步，可提供更高的性能、更高的能效和更高的安全性。
高性能
为了支持AI应用和其他高性能工作负载，LPDDR6采用双子通道架构，可实现灵活的操作，同时保持 32 字节的小访问粒度。此外，LPDDR6的主要特性包括：
每个芯片有2个子通道，每个子通道有12条数据信号线 (DQ)，代表着LPDDR6的单个芯片位宽从上代的16bit提升至24bit，有更高的位宽；
每个子通道包含4个命令/地址(CA)信号，经过优化以减少焊球数量并提高数据访问速度；
静态效率模式旨在支持高容量内存配置并最大化内存资源利用率；
灵活的数据访问，动态突发长度控制，支持32B和64B访问；
动态写入 NT-ODT（非目标片上终端）使内存能够根据工作负载需求调整ODT，从而提高信号完整性。
电源效率
为了满足日益增长的能效需求，LPDDR6采用比LPDDR5更低电压、低功耗的VDD2电源供电，并强制使用两个VDD2电源。其他节能特性包括：
交替时钟命令输入用于提高性能和效率；
低功耗动态电压频率调节(DVFSL)可在低频运行期间降低VDD2电源，从而降低功耗；
动态效率模式利用单个子通道接口实现低功耗、低带宽用例；
支持部分自刷新和主动刷新，以减少刷新功耗。
安全性和可靠性
与该标准的先前版本相比，安全性和可靠性的改进包括：
每行激活计数(PRAC)支持DRAM数据完整性；
隔离元模式通过为关键任务分配特定内存区域来提高整体系统可靠性；
支持可编程链路保护方案和片上纠错码（ECC）；
能够支持命令/地址(CA)奇偶校验、错误清除和内存内置自检 (MBIST)，以增强错误检测和系统可靠性。
JEDEC董事会主席Mian Quddus表示：
“JEDEC非常荣幸地推出LPDDR6，这是JC-42.6低功耗存储器分委员会成员多年辛勤努力的结晶。LPDDR6在能效、强大的安全选项和高性能之间实现了平衡，是下一代移动设备、人工智能及相关应用在注重功耗和高性能的世界中蓬勃发展的理想选择。”
